Pletronics高性能低抖动的产生

Pletronics高性能低抖动的产生，高速串行总线架构是当今高性能设计的标准。虽然并行总线标准 经历了一些变化后，串行总线在多个市场和设备上建立起来——计算机、手机， 娱乐系统，移动通讯等等。串行总线提供了性能优势和设计简化(更少的走线) 在电路和电路板布局中。串行数据链路充当当今信息世界的动脉，因为它们从 处理系统中的一个点到另一个点。为了确保数字系统中数据的准确传送和接收 由时钟和数据恢复(CDR)电路控制，其作用相当于数据系统中的握手。这 准确接收和解释数据的关键是准确了解时钟边沿的“位置” 在任何时间点.

因为发送和接收设备可以在任何地方-从同一桌面到桌面的另一端世界上，每个不同的位置或环境都有影响，可以影响时钟沿如何从发送数据的时间到设备接收并解释数据的时间。这些影响很多，包括 温度、物理运动/振动，甚至时钟信号来源的架构。最终结果是 要么有准确的数据，要么没有，而“没有”显然从来不是任何系统的选项。对于最终用户来说，这意味着 糟糕的体验质量以及对互联网会话和相关服务的干扰(无论是糟糕的语音质量、不均衡的 视频内容的观看体验或损坏的数据文件内容)。作为衡量标准的性能特征时钟边沿的精确程度与预期值之比称为“抖动”。

石英晶振有三种量化通常用于测量的抖动:

1.相位/均方根抖动——可被视为“精细聚焦”测量。这通常被称为 “绝对抖动”,即时钟边沿位置与实际位置的总差值 理想be——通常通过用网络分析仪测量信号的相位噪声来揭示(图A)；

2.峰值抖动和峰峰值抖动，其中的每一个都可以被认为是一个“过程”测量，并且是中断的 归结为两个特征:

A.周期抖动(又称周期抖动)任何一个时钟周期与理想或平均时钟之间的差异 周期——通常通过用示波器测量信号周期来显示(图B)，以及 B.周期间抖动——任意两个相邻时钟周期持续时间的差异。这对以下方面可能很重要 微处理器和RAM接口中使用的某些类型的时钟产生电路也需要测量 使用示波器(图C).

抖动性能/规格限值已由ITU-T、Telcordia等标准化机构确定 还有IEEE。本地以太网(IEEE)抖动的规格和测试方法与SDH/不同 SONET/SyncE (ITU-T，Telcordia)。

Pletronics高性能低抖动的产生

随着下一代串行标准的数据速率的提高，模拟异常对信号完整性和质量的影响比以往任何时候都大。信号通路中的导体，包括电路板迹线、过孔、连接器和布线，表现出更大的传输线效应，其回波损耗和反射会降低信号电平，导致偏斜，并增加噪声，从而增加抖动。然而，一切都从基本系统时钟信号（SYSCLK或主时钟）开始。除了时钟信号的显著性能特性外，根据所使用的架构和设计方法，创建信号的成本可以在10倍以上显著变化。为了有助于在没有过多性能保护带（因此也没有过多成本）的情况下实现系统设计，本文专注于提供关于用于创建符合每个特定高速串行数据（HSSD）实现方案的时钟信号的不同架构的更新。特定抖动典型值.

用来创建系统时钟的普遍基础组件是石英晶体振荡器(“XO”)，这是一项已经使用多年的成熟技术。贴片晶振本身具有固有的抖动特性 它们的输出抖动因设计/电路而异，其单价也是如此。智能系统设计师意识到 系统/产品/设计的总成本本身就是一个需要满足的“规格”。这篇文章描述了每一个 用于信号创建的方法以及帮助潜在用户避免招致不必要的更高组件成本的推荐表。

SYSCLK产生方法：

基本的“无装饰”石英晶体振荡器利用石英晶体，并将其与简单的电路一起使用，以晶体的基本模式运行并产生方波输出。该架构为峰间抖动和RMS抖动提供了最佳性能，并且在高达50Mhz的频率下通常是最具成本效益的。为了以尽可能低的绝对抖动达到更高的频率，使用了一种被称为高频基波（“HFF”）的技术。可以使晶体以其泛音模式之一振动，泛音模式出现在基本谐振频率的奇数倍附近。这种晶体被称为第三、第五、第七等泛音（“OT”）晶体。为了实现这一点，振荡器电路通常包括额外的设计元件来选择期望的泛音。相关地，一种使晶体在其第三泛音上工作以达到高达3x50Mhz＝150Mhz的频率的架构可以在典型的应用中有效地执行

更高泛音的操作需要更复杂的电路，一些振荡器公司正在努力 增加石英晶体基频和三次泛音共振技术，以支持例如10Gb光纤 70.8333Mhz x 3 = 212.500Mhz的通道。这些努力的重点是提供最低的抖动主时钟性能，这是数据总线速度不断提高所需要的。尽管如此，这项技术仍处于高级阶段 并且不容易从所有晶体振荡器供应商处获得

另一种已经成功应用的技术是集成整数乘法器。在这些设备中 通过将输入信号锁定到集成电压控制振荡器来提高频率， 晶体频率的整数倍(2x、3x、4x等),然后二进制分频至所需的工作频率。可以采用的另一种方法是谐波乘法。这在技术上是相似的 与晶体泛音利用的区别在于晶体振荡器(不是晶体)的输出信号是 乘以整数值。除了电路集成中的损耗和其他折衷之外，与直接(即泛音模式的晶体基波)频率产生相比，抖动性能恶化了20LogN倍(其中N是整数乘法因子)。

因此，尽管基频、泛音和/或谐波频率产生是可能的，但是这些技术通常 与集成整数乘法相比，其成本和复杂性令人望而却步， 抖动要求。为了避免任何不必要的成本溢价，设计师需要关注的是 设计余量是计算输出信号抖动的特定带宽。

利用的第三种技术被称为集成“分数N”乘法器。这是频率 输入信号几乎可以转换成任何其它频率，无论是否与整数相关。例如，25Mhz 晶体频率可以通过25.78125的小数乘法转换为644.53125Mhz。由于超出本文预期目的和深度的原因，这将导致最高量的信号抖动。一样的，它 对于某些系统来说已经足够了，并且在215Mhz以上的频率上使用是最经济有效的。

Pletronics高性能低抖动的产生，晶体振荡器输出逻辑：

在前一部分中，我们讨论了产生CLK的方法及其对抖动性能的影响。无论如何 无论实现架构是基频还是泛音晶体、N倍频器还是小数N倍频器，晶体振荡器还包含符合现有逻辑技术的输出驱动器。输出的具体类型 逻辑兼容性可以是低压CMOS (LVCMOS)、低压正电源发射极耦合逻辑(LVPECL)， 低压差分信号(LVDS)和/或高速电流导引逻辑(HCSL)。输出逻辑类型为 主要涉及内处理设备的输出频率和/或逻辑接口的通用性 给定应用程序类型。例如，PCIe系统时钟的主要逻辑类型是HCSL。

晶体振荡器输出逻辑兼容性通常滞后处理设备逻辑开发6到12个月，并且 有时甚至更久。在此期间使用逻辑翻译器。这方面的一个例子是最小转换差分信号(TMDS)。TMDS在系统设计的一些应用中被采用(例如:HDMI ),但是目前不能作为晶体振荡器输出逻辑的选择。输出逻辑类型的重要性在于 将晶体振荡器(以及任何额外的输出转换器件)连接到 处理设备。通常，通过“眼图”转换时间(如上升/下降时间)最快的逻辑类型 将导致最低的接口抖动。

选择最佳CLK发源设备：

不考虑性能规格、规格要求或使用的特定PHY芯片组/执行方法，最重要的规格是实施的成本效益。所有商业和工业 满足所有性能要求但总成本高于市场要求的系统没有价值。 所有优质晶体振荡器提供商都在抖动生成规范中包含一定量的保护频带，它们 在其数据手册中发布。由于系统设计人员也有充分的理由在他们要求的规格中包含一定量的保护带，因此与一家声誉良好的晶体振荡器制造商合作可能会产生双重保护带 因此解决方案的成本过高。为了帮助指定合适的晶体振荡器 过多的保护频带和成本，表1显示了当今最流行的数据/通信应用。

Pletronics晶振提供包含上述每项技术的解决方案:高频晶体基波， 泛音、整数N和小数N。每种产品的执行都是为了向客户提供最 性价比高。表1列出了当今最流行的串行数据协议所采用的技术。表2包含可在系统设计物料清单上调出的具体零件号 对于每一个。与任何市场领先的公司一样，Pletronics产品也在不断发展，以使我们的客户保持竞争优势。